内存行业以保守著称，频繁倾向于渐进式改良而非转换性变革。 但是，当咱们将眼神投向本世纪末时，似乎很有可能看到 3D 单片堆叠 DRAM 的出现。 现时独一的问题是小色网，它将以何种体式出现，以及何时简略干涉大范畴坐褥。

闪存通过单片三维处理在容量方面取得了长足超过，而 DRAM 在达成相似的三维架构方面也面对着挑战。 主要阻遏是需要填塞大的电荷存储技能，频繁接管电容器的体式。

要在单层 DRAM 芯片上增多数据存储量，最平直的治安便是减弱单元尺寸。 然则，传统 DRAM 假想中的垂直电容器会产生很厚的层，从而导致堆叠贫困。 为了措置这个问题，一些勤苦齐集于水平摆放电容器，而另一些则旨在彻底摒除电容器。

Lam Research 半导体工艺和集成大众高等司理 Benjamin Vincent 说：\"DRAM 正在奴隶 NAND 的脚步，向三维发展，以便在单元面积上构建更多存储。这对行业来说是件功德，因为它股东了内存工夫的发展，而且每粗浅毫米更多的比专诚味着坐褥资本的镌汰。\"

值得留心的是，3D DRAM 不错指两个不同的想法。 一种是已干涉坐褥的高带宽内存（HBM）。 不外，HBM 是一种堆叠式芯片内存，而不是像 3D NAND 闪存那样的单片芯片。

Synopsys 公司镶嵌式存储器首席产物司理 Daryl Seitzer 告诉《半导体工程》，要是在 HBM 架构中接管单片式 3D DRAM 芯片，其建造将带来立竿见影的后果。他说：\"当生意上可行的 3D DRAM 面世，而且热料理等芯片堆叠难题得到进一步措置时，这对 HBM 提供商来说将是一个好音尘，因为它引入了内存密度和能效改良，这将对数据中心和东说念主工智能诈骗产生影响。\"

优化 DRAM 单元的一种治安是通过先进的光刻工夫减弱特征尺寸。 布鲁尔科技公司业务建造司理丹尼尔-索登（Daniel Soden）示意，为减弱尺寸而选用的最新措施是，在开端进的二维 DRAM 中，将 EUV 光刻工夫与传统的 ArF SADP 和 SAQP 工艺比较较。

三星正在建造一种新的单元架构，旨在达成 4F2（F 为最小特征尺寸）的面积服从。 这种假想接管了垂直沟说念晶体管，并将现时的 6F2 电板改造为 4F2。 不外，它需要新材料（包括铁电材料）和高精度来制造。

另一个很有出路的标的是将电容器侧放，以创建合适堆叠的较薄层。 Lam Research 提倡了达成这一蓄意的多少思法，包括翻转电板、滑动位线和接管全栅极 (GAA) 晶体管。\"蚀刻和千里积大家可能会对咱们的模拟限度感到惊怖，\"Vincent 说。\"举例，在咱们的架构中，临界尺寸为 30 纳米、深度为 2 微米的沟槽皆不错探讨蚀刻和填充。\"

究诘东说念主员还在探索无电容 DRAM 假想。 其中一种遴荐波及门控晶闸管，而另一种遴荐则接管与闪存中使用的浮动栅相似的浮动体。 Neo Semiconductor 公司提倡了一种生意工夫：接管双栅浮动体单元。Neo Semiconductor 首席奉行官兼调理首创东说念主 Andy Hsu 说：\"笔据模拟，这种机制不错进步传感裕度和数据保留率。\"

诚然这些推崇出路高大，但必须指出的是，3D DRAM 并非指日而待。 现时的通盘勤苦皆需要多年的建造和评估，能力得到生意上的招供。\"新架构老是比实施现存治安更具挑战性，\"索登说。